Le processeur mobile Core Ultra Series 3 "Panther Lake-H" d'Intel a récemment été officiellement lancé, ses photos de tranches réelles ont été marquées par Kurnal Insights, et la structure interne et la distribution des processus de la puce ont fait surface. Comme les générations précédentes d'Arrow Lake-H et de Meteor Lake, Panther Lake-H poursuit l'idée de conception « désagrégée », mais est plus proche du plan divisé de Lunar Lake : une puce SoC gère le cluster de calcul principal du CPU et l'îlot basse consommation, le NPU et le contrôleur de mémoire principal, une puce graphique indépendante est dédiée à l'unité de calcul d'affichage principale Xe, et la puce d'E/S intègre divers composants d'E/S de la plate-forme.
Les rapports indiquent que le chipset SoC de Panther Lake-H est fabriqué à l’aide du processus Intel 18A. Dans la version Panther Lake-H destinée aux ordinateurs portables fins et légers grand public, la puce graphique intègre 4 cœurs Xe et est construite sur le processus Intel 3 ; tandis que la version ultra-portable Panther Lake-U pour les modèles sans graphiques indépendants et mettant l'accent sur les performances d'affichage de base utilise une puce graphique plus grande avec 12 cœurs Xe et passe au processus TSMC N3E. Les chipsets d'E/S continuent d'utiliser le nœud de processus N6 de TSMC d'Arrow Lake.
Du point de vue de la structure physique, Panther Lake-H se compose de quatre chiplets : un chiplet de base basé sur le processus Intel 22 nm agit comme un « interposeur » et est chargé de fournir une micro-interconnexion haute densité entre les chipsets ci-dessus ; les chipsets informatiques, les chipsets graphiques et les chiplets d'E/S y sont empilés en séquence. Étant donné que les trois chipsets principaux sont « connectés » dans leur disposition mais que le contour général n'est pas un rectangle régulier, Intel remplit sa forme avec des « tuiles de remplissage » supplémentaires pour garantir que le haut de l'ensemble du boîtier forme un rectangle régulier afin que le dissipateur thermique puisse s'adapter uniformément.
La puce informatique constitue la plus grande partie de l'ensemble du processeur, mesurant environ 14,32 mm × 8,04 mm, avec une superficie totale d'environ 115 millimètres carrés. 16 cœurs CPU sont intégrés dans cette zone, utilisant une combinaison de 6 cœurs de performance Cougar Cove (cœurs P) + 8 cœurs Darkmont économes en énergie (cœurs E) + 4 cœurs E island basse consommation. Le cluster informatique principal se compose de 6 cœurs P et de deux ensembles de clusters de cœurs E, interconnectés via un bus en anneau (ringbus) et partageant un cache de niveau trois de 18 Mo (L3).
En termes de configuration du cache, chaque cœur Cougar Cove P est livré avec 3 Mo de cache secondaire (L2), et les deux groupes de clusters de cœurs Darkmont E partagent 4 Mo de L2 (chaque groupe de 4 cœurs est partagé). Bien que le cœur E de l’îlot basse consommation soit situé sur la même puce informatique, il n’est pas directement connecté au bus en anneau du cluster informatique principal. Au lieu de cela, il communique avec le cluster principal via la structure de commutation sur puce. En termes de fréquence, le cœur P a une fréquence maximale de 5,10 GHz et le cœur E principal a une fréquence maximale de 3,80 GHz. Le cœur Island E à faible consommation a une fréquence de base inférieure et est augmentée jusqu'à un maximum de 3,70 GHz. C'est également un groupe de 4 cœurs et partage un cache L2 de 4 Mo.
En plus du cœur du processeur, le chipset informatique intègre également le contrôleur de mémoire principal, qui est équipé en frontal d'un « cache côté mémoire » d'une capacité de 8 Mo pour tamponner l'accès aux données vers et depuis la mémoire. La partie mémoire E/S prend en charge la DDR5 double canal et la LPDDR5X, avec des taux de transfert de données allant jusqu'à 9 600 MT/s. De plus, cette petite puce abrite également l'unité de réseau neuronal NPU 5 de nouvelle génération d'Intel, comprenant 3 moteurs de calcul neuronaux (NCE), chacun équipé de 1,5 Mo de cache, pour un total de 4,5 Mo de cache de travail sur puce pour les tâches d'inférence d'IA locale. L'espace restant sur la puce sera probablement utilisé pour disposer les unités d'affichage clés telles que le moteur de codec multimédia et le moteur de contrôle d'affichage.
Pour la partie puce graphique, le rapport présente une version plus grande basée sur le processus N3E de TSMC, avec une taille physique d'environ 8,14 mm × 6,78 mm et une superficie totale d'environ 55,18 millimètres carrés. Cette puce intègre une logique frontale GPU, 12 cœurs Xe et 16 Mo de cache L2. L'architecture graphique de base utilisée par Panther Lake appartient à la série Xe3 « Celestial », qui est la nouvelle génération d'architecture graphique intégrée d'Intel pour les graphiques à haute efficacité énergétique et les charges de travail d'IA.
Le chiplet d'E/S présente une structure de bande longue et étroite d'une taille d'environ 12,44 mm × 4 mm et une superficie totale de près de 49,76 millimètres carrés, et continue d'être fabriqué à l'aide du processus TSMC N6. Cette zone intègre un contrôleur racine PCIe ainsi qu'un routeur hôte complet Thunderbolt 5/USB4 v2. Les capacités d'E/S officielles incluent : 4 voies PCIe 5.0, 8 voies PCIe 4.0, 2 interfaces Thunderbolt 5 et un contrôleur sans fil Wi‑Fi 7 + Bluetooth 5.4 intégré.
Dans l'ensemble, tout en poursuivant la voie du packaging multi-petites puces, le Core Ultra Series 3 « Panther Lake-H » offre une combinaison plus segmentée de performances et d'efficacité énergétique pour la prochaine génération d'ordinateurs portables fins et légers et de plates-formes mobiles hautes performances grâce à la collaboration de plusieurs processus tels que 18A, Intel 3 et TSMC N3E/N6, ainsi qu'à l'intégration profonde du CPU, de l'écran à grand cœur et du NPU. Pour les fabricants OEM, cette solution plus flexible de répartition SoC/graphiques/E/S devrait apporter un espace de correspondance de spécifications plus raffiné aux gammes de produits d'ordinateurs portables à différents niveaux de prix et positionnement.