Une équipe de recherche de l'Université de l'Illinois à Urbana-Champaign a récemment annoncé avoir réussi à empiler verticalement trois couches de circuits actifs en silicium sur une puce en silicium et à atteindre un rendement de transistor d'environ 98 % à 100 %. Il est considéré comme offrant une nouvelle voie d'ingénierie pour augmenter la densité de puissance de calcul des puces dans le contexte de la loi de Moore qui approche de la limite physique. 

Cette réalisation a été réalisée par l'équipe de Qing Cao, professeur au Département de science et d'ingénierie des matériaux de la Grainger School of Engineering. L'idée centrale n'est pas de continuer à réduire la taille du dispositif sur un plan bidimensionnel, mais de « construire vers le haut » le circuit et de construire une structure intégrée tridimensionnelle monopuce grâce à un empilement couche par couche à basse température de films de silicium monocristallin.

Au cours des soixante dernières années, le « doublement régulier du nombre de transistors » décrit par la loi de Moore reposait sur la diminution continue de la taille des caractéristiques des dispositifs sur une plaquette de silicium plate, mais cette voie de mise à l'échelle se heurte désormais à de fortes contraintes dues aux effets quantiques et aux propriétés du matériau de silicium lui-même. Cao Qing a souligné que du point de vue des paramètres clés du processus tels que l'espacement des grilles de contact, les transistors des processus contemporains « sont difficiles à réduire ». Le problème n'est plus la volonté du processus, mais "soumis aux propriétés matérielles inhérentes au silicium et aux lois fondamentales de la mécanique quantique".

Dans ce contexte, l’intégration tridimensionnelle est considérée comme l’une des orientations importantes pour continuer à améliorer la densité de calcul. En empilant les cellules logiques et mémoire dans une direction verticale, les concepteurs de puces peuvent non seulement accueillir davantage de transistors dans la même empreinte, mais également raccourcir considérablement les chemins d'interconnexion entre les couches, augmentant ainsi la bande passante et réduisant la latence. Actuellement, l'industrie a adopté la technologie des puces empilées dans des produits tels que la mémoire à large bande passante (HBM) et le V-Cache 3D d'AMD. Cependant, la plupart de ces solutions reposent sur la liaison entre tranches ou puces. Limité par la taille et la précision d’alignement des vias traversants en silicium (TSV), il existe toujours un plafond pour la densité d’interconnexion inter-couches.

Différente de la technologie d'empilement existante, l'équipe de Cao Qing adopte l'idée d'une « intégration 3D monolithique », c'est-à-dire construire une nouvelle couche de dispositifs actifs en silicium monocristallin directement sur la surface d'un substrat qui a complété une couche de circuits et d'interconnexions métalliques, et réaliser de fines interconnexions verticales à travers des trous traversants métalliques à haute densité. Cette idée a longtemps été soumise au budget thermique : les procédés traditionnels au silicium haute performance nécessitent souvent des températures élevées proches de 1 000 degrés Celsius, et l'industrie estime généralement qu'une fois la première couche de circuits et de métaux terminée, un chauffage à plus de 400 degrés Celsius environ causera des dommages inacceptables à la structure existante. Pour contourner ce problème, certaines recherches se sont tournées vers l'utilisation de nouveaux matériaux pour fabriquer des dispositifs de couche supérieure, mais ces dispositifs ne sont généralement pas aussi rapides et fiables que le silicium sous-jacent, affectant ainsi les performances globales.

L'équipe de Cao Qing a choisi de continuer à utiliser le silicium monocristallin, mais a modifié sa « méthode de chargement des tranches ». Les chercheurs ont d'abord préparé des nanofilms de silicium monocristallins ultra-fins sur la plaquette donneuse, les ont décollés de la plaquette pour en faire des films autoportants indépendants, puis ont utilisé un processus de transfert rouleau à rouleau similaire à une « machine à plastifier » pour laminer ces films à la surface de la plaquette cible traitée à une température ne dépassant pas 200 degrés Celsius. Grâce au maintien de la structure monocristalline, ces films présentent des propriétés électriques similaires à celles des transistors en silicium haute température conventionnels après traitement du dispositif, tout en répondant aux exigences strictes en matière de budget thermique de l'intégration tridimensionnelle monolithique.

La forme physique de la structure de l'appareil constitue également un avantage majeur. Contrairement à la technologie d'empilement traditionnelle qui nécessite de manipuler des tranches entières d'une épaisseur d'environ 500 à 700 microns, le nanofilm de silicium utilisé par l'équipe n'a qu'une épaisseur d'environ 10 nanomètres. À cette échelle, le film de silicium est capable de fléchir et de s'adapter aux minuscules ondulations de la surface sous-jacente du circuit, permettant un ajustement plus serré qui réduit le risque de vides et de vides courants dans la liaison de tranches rigides. L'équipe de recherche a souligné que cette forme simplifie le flux de processus, réduit le potentiel de coût et est plus propice à la production de masse au niveau des tranches.

Afin de contrôler davantage la température du processus dans une plage sûre, l'équipe a également apporté des ajustements à l'architecture des transistors. Le processus CMOS traditionnel repose sur plusieurs dopages à haute température pour former la région de jonction source-drain, mais cette recherche utilise une solution de « transistor sans jonction », qui implique un dopage uniforme et à haute concentration de films de silicium ultra-minces avant l'empilement, puis l'ensemble du canal est contrôlé à travers la grille. L'épaisseur ultra fine du canal permet d'obtenir des capacités de contrôle de grille efficaces, tandis que des niveaux de dopage élevés contribuent à réduire la résistance de contact, en tenant compte des performances de conduction et de la réalisabilité du processus.

Sur cette base, l'équipe de recherche a empilé trois couches de circuits sur une seule puce, chaque couche contenant 625 transistors, et a connecté la structure à trois couches en série pour former un circuit complet via des interconnexions métalliques verticales. Les résultats des tests montrent que le transistor à trois couches est équivalent au dispositif en silicium massif du processus traditionnel à haute température dans des indicateurs clés tels que la densité de courant de sortie. En même temps, il présente une bonne consistance et un rendement extrêmement élevé dans la gamme des copeaux. Les performances du dispositif sont au moins trois à quatre fois supérieures à celles des dispositifs tridimensionnels monolithiques utilisant des matériaux alternatifs. Sur la base de ces dispositifs empilés, l’équipe a réalisé la vérification de prototypes de circuits logiques tridimensionnels et de cellules de mémoire vive statique (SRAM).

L'exemple de SRAM reflète intuitivement les avantages architecturaux de l'intégration tridimensionnelle. Cao Qing a déclaré que, en prenant comme exemple la mémoire vive statique largement utilisée dans les processeurs et les GPU, la SRAM traditionnelle nécessite que six transistors soient disposés sur le même plan pour stocker un bit d'information. Grâce à l'intégration verticale, ces six dispositifs peuvent être répartis en plusieurs niveaux, "comme le remplacement des zones résidentielles de banlieue par des immeubles de grande hauteur pour répartir le gâteau". Il peut réduire considérablement la zone occupée tout en conservant les mêmes fonctions, tout en améliorant l'efficacité de la communication inter-couches.

L'équipe de recherche a souligné que l'importance de cette réalisation réside dans la « production de masse » plutôt que dans une démonstration ponctuelle en laboratoire. Dans la structure à trois couches actuellement démontrée, le rendement de l'appareil a atteint 98 % à 100 % et les fluctuations de performances entre les appareils sont faibles. Théoriquement, ce processus peut également continuer à empiler davantage de couches de circuits au-dessus des trois couches existantes tout en conservant une vitesse et une cohérence élevées. Cela jette les bases du transfert du processus vers les fonderies et de la transition vers de véritables lignes de production de semi-conducteurs à l’avenir.

Le projet est promu par le Center for Advanced Semiconductor Chips with Accelerated Performance de la Grainger School of Engineering de l'Université de l'Illinois. Les partenaires industriels du centre comprennent de grandes sociétés de puces telles qu'IBM, Intel et TSMC. Les chercheurs envisagent actuellement d’introduire cette technologie de silicium monocristallin intégré tridimensionnel monopuce dans le système de fonderie de qualité industrielle. S'il peut être mis en œuvre avec succès, on s'attend à ce que cette nouvelle puce de silicium tridimensionnelle « grandisse » dans les puces commerciales à l'avenir, cherchant une nouvelle forme d'extension pour la loi de Moore dans l'ère post-silicium.