Maintenant que trois fabricants de puces avancés ont fait la démonstration des CFETS (transistors à effet de champ complémentaires), l'idée de presque doubler la densité de transistors des futurs processeurs commence à prendre forme. CFET est une structure unique empilant deux types de transistors nécessaires à la logique CMOS. Lors de la conférence internationale IEEE sur les appareils électroniques qui s'est tenue cette semaine à San Francisco, Intel, Samsung et TSMC ont montré leurs progrès vers la prochaine étape du développement des transistors.
Les fabricants de puces passent de la structure de dispositif FinFET utilisée depuis 2011 aux transistors à nanofeuilles ou à toutes grilles. Ces noms reflètent la structure de base du transistor. Dans les FinFET, la grille contrôle le flux de courant à travers les ailettes verticales en silicium. Dans les dispositifs à nanofeuilles, les ailettes sont découpées en un ensemble de rubans, chacun entouré d'une porte. Les CFET sont essentiellement des piles de bandes de silicium plus hautes, moitié pour un appareil et moitié pour l'autre. Les ingénieurs d'Intel ont expliqué dans le numéro de décembre 2022 du magazine IEEE Spectrum que le dispositif empile deux types de transistors – les FET et les pFET – dans un seul processus d'intégration.
Les experts prédisent que le CFET sera disponible sur le marché d’ici sept à dix ans, mais il reste encore beaucoup de travail à faire d’ici là.
Intel a été l'une des trois premières entreprises à présenter le CFET, en lançant une première version à l'IEDM en 2020. Cette fois, Intel a signalé de multiples améliorations autour du circuit le plus simple du CFET, l'onduleur. Un inverseur CMOS envoie la même tension d'entrée aux portes des deux appareils de la pile et produit une sortie qui est l'inversion logique de l'entrée.
Marko Radosavljevic, ingénieur en chef du groupe de recherche sur les composants d'Intel, a déclaré aux journalistes avant la réunion : "L'onduleur est réalisé sur une seule ailette. En expansion maximale, sa taille sera de 50 % de celle d'un onduleur CMOS ordinaire."
Le circuit inverseur d'Intel repose sur une nouvelle façon de connecter les transistors supérieur et inférieur (jaune), ainsi que sur une nouvelle façon d'accéder à l'un des transistors (gris) depuis le dessous du silicium.
Le problème est que le fait de rassembler toutes les lignes d’interconnexion nécessaires pour empiler deux transistors dans un circuit inverseur annule l’avantage de surface. Pour garder les choses compactes, Intel tente d'éliminer une partie de la congestion lors de la connexion à des appareils empilés. Dans les transistors d'aujourd'hui, toutes les connexions se font au-dessus de l'appareil lui-même. Mais plus tard cette année, Intel utilisera une technologie appelée transfert de puissance arrière qui permet aux interconnexions d'exister au-dessus et au-dessous de la surface du silicium. Avec cette technique, les transistors du bas sont contactés par le bas plutôt que par le haut, ce qui simplifie grandement le circuit. L'inverseur résultant a une qualité de densité appelée polypas de contact (CPP, la distance minimale entre la grille d'un transistor et la grille du suivant), qui est de 60 nanomètres. Le CPP des puces à nœuds 5 nm actuelles est d'environ 50 nm.
De plus, Intel a amélioré les caractéristiques électriques de la pile CFET en augmentant le nombre de nanofeuilles par appareil de deux à trois, en réduisant l'espacement entre deux appareils de 50 nanomètres à 30 nanomètres et en utilisant des géométries améliorées pour connecter différentes parties de l'appareil.
En utilisant un facteur de forme plus petit que le 60 nm d'Intel, Samsung a montré des résultats pour les contacts multi-pas (CPP) de 48 nm et 45 nm, bien que ces résultats concernaient des appareils individuels plutôt que des onduleurs complets. Même si les performances du plus petit des deux prototypes CFET de Samsung ont chuté, cela n'est pas significatif, et les chercheurs de la société pensent que l'optimisation du processus de fabrication résoudra le problème.
La clé du succès de Samsung réside dans sa capacité à isoler électriquement la source et le drain des appareils pFET et nFET empilés. Sans une isolation adéquate, les dispositifs, que Samsung appelle transistors à effet de champ empilés en trois dimensions (3DSFET), peuvent fuir du courant. Une étape clé pour parvenir à cette isolation consiste à remplacer l’étape de gravure impliquant des produits chimiques humides par un nouveau type de gravure sèche. Cela augmente le rendement des bons appareils de 80 %.
Comme Intel, Samsung touche le bas de l'appareil par le dessous du silicium pour économiser de l'espace. Cependant, le fabricant de puces coréen diffère de la société américaine en n'utilisant qu'une seule nanofeuille dans chaque appareil couplé, au lieu des trois d'Intel. Selon ses chercheurs, augmenter le nombre de nanofeuilles améliorerait les performances des CFET.
Comme Samsung, TSMC a réussi à atteindre le pas de 48 nm, pertinent sur le plan industriel. Ce qui rend ses appareils uniques, c'est une nouvelle approche qui crée une couche diélectrique entre les appareils supérieur et inférieur pour maintenir l'isolation entre eux. Les nanofeuillets sont généralement formés de couches alternées de silicium et de silicium-germanium. Au cours des étapes appropriées du processus, des méthodes de gravure spécifiques au silicium-germanium éliminent ces matériaux, libérant ainsi les nanofils de silicium. TSMC utilise une couche de silicium-germanium pour isoler les deux appareils, sachant que la couche de silicium-germanium gravera plus rapidement que les autres couches de silicium-germanium, il utilise donc une couche de silicium-germanium avec une teneur en germanium particulièrement élevée. De cette façon, la couche d’isolation peut être créée en plusieurs étapes avant de libérer les nanofils de silicium.