Lors du salon CES 2026 de cette année, AMD a présenté le premier processeur Zen6 EPYC Venice de nouvelle génération au monde utilisant le 2 nm de TSMC.Récemment, de nouvelles révélations ont fuité en ligne, révélant davantage de détails structurels qui n’ont pas encore été officiellement divulgués. AMD a poussé le nombre de cœurs vers de nouveaux sommets à Venise, avec la version de l'architecture Zen 6C jusqu'à 256 cœurs. Cette conception est réalisée grâce à un CCD de plus haute densité et à une nouvelle architecture à double puce IO.
Les dernières informations montrent que la principale amélioration d'EPYC Venice est principalement due à la nouvelle génération de Zen 6C CCD.Chaque CCD Zen 6C peut accueillir 32 cœurs, soit directement le double de la conception à 16 cœurs du Zen 5C de génération précédente, permettant à AMD d'atteindre une configuration supérieure à 256 cœurs tout en utilisant seulement 8 CCD.
De plus, la configuration du cache a également été mise à niveau. Chaque CCD Zen 6C dispose d'un cache L3 intégré de 128 Mo, ce qui porte la capacité totale du cache L3 de l'ensemble du processeur à 1 Go.
En termes de stratégie de processus, le CCD d'EPYC Venice utilise le processus 2 nanomètres (N2P) de TSMC pour rechercher des performances ultimes ; tandis que le IO Die responsable des E/S maintient un processus de 6 nanomètres.
Il convient de noter qu’EPYC Venice utilise une architecture double IO Die. La surface totale des deux IO Dies atteint 750 mm², dépassant de loin la conception unique IO Die de la génération précédente.
Cela signifie que les capacités d'extension du canal mémoire, PCIe et CXL seront considérablement améliorées, ce qui est plus propice à la prise en charge du déploiement dense de GPU et de périphériques réseau à haut débit dans les serveurs IA.
