Résumé :
ASML travaille avec ses clients pour développer des masques plus grands pour les équipements de lithographie EUV High-NA de nouvelle génération, un ajustement qui devrait rendre le système plus adapté aux plus grandes puces d'IA et de centres de données. La société a déclaré que les équipements EUV existants peuvent imprimer des puces d'une superficie d'environ 800 millimètres carrés, ce qui est suffisant pour couvrir les processeurs et les accélérateurs conçus pour le matériel avancé des centres de données par des fabricants tels que Nvidia et Google.
High-NA EUV est la principale plate-forme de lithographie de nouvelle génération d'ASML. Il peut imprimer des caractéristiques plus fines que les EUV existants, aidant ainsi les fabricants de puces à réaliser des conceptions à plus haute densité sur des processus avancés. Mais il utilise actuellement un masque plus petit, ce qui limite la zone de puce pouvant être imprimée en une seule exposition.
Pour remédier à cette limitation, ASML prévoit de déplacer l'EUV High-NA vers un format de réticule de 12 pouces, permettant au nouvel équipement de gérer des puces plus grandes et de couvrir la plus grande échelle d'appareils de niveau centre de données que les équipements EUV existants peuvent déjà produire. Les équipements de lithographie projettent des motifs de circuits sur des tranches de silicium en laissant passer la lumière à travers un masque portant des motifs de puces. Par conséquent, la taille du masque détermine directement la quantité de contenu de conception qui peut être couverte en une seule exposition.
En termes de mise en œuvre industrielle, Intel a utilisé le système High-NA d'ASML sur des puces d'ordinateurs portables, mais TSMC et Samsung n'ont pas encore déployé cet équipement dans la production de masse à grande échelle de puces logiques. ASML prévoit de faire la démonstration d'une ligne pilote utilisant un masque plus grand en 2031 et prévoit de mettre la technologie en production à grand volume en 2033.
Marco Pieters, directeur technologique d'ASML, a déclaré à Reuters que si toutes les parties du secteur pouvaient travailler ensemble pour progresser, l'efficacité de la production de ces systèmes devrait augmenter de 40 %. Cette décision vise également à élargir le champ d'application de l'EUV High-NA, car ce type d'équipement devrait être plus coûteux et techniquement plus exigeant que l'EUV existant, et les fabricants de puces ne seront disposés à l'adopter à grande échelle que si le rendement est suffisamment élevé.
Le calendrier de l'industrie montre également que l'EUV à NA élevée passe progressivement des premiers essais à une planification de production plus large. SK Hynix a déclaré qu'elle envisageait de rejoindre l'alliance pour promouvoir l'introduction de masques de 12 pouces et a fixé 2028 comme date cible pour l'utilisation de l'EUV High-NA pour la production de masse de DRAM ; Samsung prévoit également d'utiliser l'EUV High-NA pour la production de DRAM haute capacité en 2028, et TSMC prévoit d'introduire cette technologie dans la fabrication à grande échelle de puces de processus avancées à partir de 2030.
Ces développements montrent que la solution de masque de grande taille d'ASML résout principalement un autre niveau de problèmes : permettre à l'EUV High-NA non seulement de fournir une résolution plus élevée, mais également de prendre en charge les conceptions de puces de plus en plus grandes requises par les systèmes d'IA et l'infrastructure cloud.
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