Intel a publié un nouveau brevet sur sa mémoire XBM, considérée comme une alternative au HBM4 et pouvant apporter une bande passante plus élevée. Au cours des dernières années, HBM a été la configuration standard des accélérateurs d'IA, mais certains produits sont désormais passés au LPDDR pour trouver un équilibre entre la pénurie d'approvisionnement, le prix et la puissance.
Bien que le LPDDR soit plus efficace et ait une plus grande capacité, il présente également le problème d'une bande passante insuffisante. Il y a quelque temps, Qualcomm a proposé l'architecture HBC, qui combine l'informatique avec une bande passante mémoire à haut débit et utilise une solution de puces empilées 3D. Comparé à HBM, HBC offre un traitement plus rapide, plus efficace et plus évolutif. La pile HBC est connectée au SoC via un substrat organique 2D. Le bas de la pile HBC est une unité d'accélérateur de quasi-mémoire, à laquelle est ajoutée la pile DRAM LPDDR à l'aide de la technologie via silicium via (TSV).
Au début de cette année, Intel a annoncé qu'il coopérerait avec Power Semiconductor Manufacturing Co., Ltd. (PSMC) et SAIMEMORY, filiale de SoftBank, pour développer une nouvelle technologie de stockage appelée « Z-Angle Memory (ZAM) », mais elle n'est pas encore entrée dans la phase de commercialisation. XBM semble être une nouvelle solution compétitive de niveau HBM proposée par Intel et devrait être commercialisée vers 2030.
Selon la description d'Intel, XBM utilise une conception de transistor principal, comprenant un substrat de boîtier, une puce de base en option et une puce mémoire empilée. Chaque puce mémoire de la pile utilise une DRAM à structure 1T1C (1 transistor et 1 condensateur), et les transistors sont déplacés vers BEOL (Back-End-Of-Line, couche d'interconnexion métallique back-end) pour améliorer l'utilisation de la zone et la densité TSV (via via silicium). Par rapport à la DRAM à transistors front-end traditionnelle, elle présente une amélioration significative de la bande passante.
XBM utilisera une solution Cross-Batch Memory (mémoire cross-batch) pour se connecter à un module d'E/S UCIe avec un débit de 32 GT/s, et le coût sera inférieur à celui du HBM4. La capacité de chaque puce XBM est comprise entre 0,5 Go et 5 Go, et la taille du boîtier reste la même que celle du HBM 4. Un autre avantage de XBM est qu'il peut prendre en charge plusieurs options de packaging, y compris MoP, ce qui signifie qu'il peut fournir une bande passante et une capacité plus élevées dans une solution de facteur de forme plus petite.
À en juger par le positionnement cible, les indicateurs de performance et le calendrier de commercialisation, l'industrie suppose que XBM est étroitement lié à ZAM.