Résumé :
Jeff Pu, analyste chez GF Securities en Corée du Sud, estime que Nvidia pourrait adopter la technologie de packaging Foveros au cours du second semestre 2028. Cette nouvelle doit encore être considérée avec prudence : aucun contrat ou produit spécifique n'a encore été annoncé. Cette spéculation fait écho à un premier rapport de DigiTimes publié en janvier de cette année. Les rapports de l'époque mentionnaient que les composants de support des futurs GPU de la série Feynman de Nvidia pourraient utiliser le processus 18A ou 14A d'Intel, tandis que la production des principales puces GPU serait toujours complétée par les processus avancés de TSMC.
En d'autres termes, Intel sera principalement responsable des modules IP non essentiels ou des processus back-end une fois la fabrication des plaquettes nues terminée. Le procédé 14A devrait être mis en production à grande échelle au cours du second semestre 2028, ce qui est conforme au calendrier donné par Jeff Pu.
La fabrication des accélérateurs d'IA est divisée en processus front-end et back-end : le front-end produit principalement des circuits sur tranches ; le back-end comprend la découpe des tranches, l'interconnexion et l'intégration de diverses matrices nues dans des boîtiers d'emballage, produisant finalement des puces pouvant être utilisées dans les centres de données.
Intel tente toujours de rattraper TSMC dans le domaine de la fonderie des procédés les plus avancés. Mais dans le circuit du packaging, les technologies Intel EMIB, EMIB-T et Foveros sont relativement matures. Il semblerait que Google ait exprimé son intérêt pour EMIB-T et envisage de l'utiliser dans son processeur tenseur d'IA TPU auto-développé.
EMIB s'appuie sur des ponts de silicium intégrés dans le substrat pour connecter plusieurs cœurs latéralement. EMIB-T ajoute le TSV (Through Silicon Via) à cette architecture, qui est un canal d'interconnexion vertical qui pénètre dans la plaquette de silicium pour transmettre directement la puissance et les signaux.
Foveros va encore plus loin en empilant des matrices de calcul ou d'autres puces verticalement sur la matrice de base. Cette structure peut réduire la zone latérale du colis et raccourcir les lignes d'interconnexion, ce qui devrait augmenter la bande passante et améliorer l'efficacité énergétique.
Pour Nvidia, la diversification des fournisseurs d'emballages back-end peut réduire la dépendance à l'égard de la capacité de production d'emballages de TSMC : il existe actuellement une forte demande pour les accélérateurs d'IA mondiaux et la capacité de production d'emballages de TSMC est très limitée.
Pour Intel, s'il remporte les projets liés à Feynman, la plus grande importance résidera dans l'achèvement de la vérification industrielle de la technologie Foveros plutôt que dans une victoire immédiate dans le domaine de la lithographie avancée.
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