Résumé :
L'architecture de puce Logic Folding proposée par Huawei ces dernières années a une fois de plus attiré l'attention de l'industrie des semi-conducteurs. Les données précédemment publiées par Huawei montrent qu'en réorganisant les circuits logiques internes de la puce et en effectuant une disposition verticale en trois dimensions, le chemin de transmission du signal peut être considérablement raccourci et le nombre de tampons requis pour le réseau d'horloge peut être considérablement réduit. Cependant, les experts de l'industrie des semi-conducteurs soulignent que même si cette architecture peut réduire certains coûts de transmission du signal, elle ne peut pas fondamentalement résoudre le problème de dissipation thermique le plus difficile des puces 3D, et cela peut également devenir un obstacle majeur à une expansion ultérieure de son échelle.
Logic Folding est une méthode de conception de puce proposée par Huawei dans le contexte des restrictions sur la technologie avancée des semi-conducteurs aux États-Unis. L'idée principale n'est pas simplement de s'appuyer sur des processus de photolithographie plus avancés pour rétrécir les transistors, mais de raccourcir la distance de propagation des signaux à l'intérieur de la puce en réorganisant les unités logiques à l'intérieur de la puce et en déplaçant les circuits qui étaient à l'origine principalement distribués sur le plan bidimensionnel vers la direction verticale.
Cette idée est basée sur la « loi Tau Scaling » proposée par Huawei. La loi de Moore traditionnelle se concentre principalement sur la taille et le nombre de transistors, tandis que le Tau Scaling proposé par Huawei accorde davantage d'attention au temps de propagation du signal et à la distance d'interconnexion interne de la puce, dans l'espoir d'améliorer les performances et l'efficacité énergétique en raccourcissant le chemin de transmission des données.
Dans les données de test publiées par Huawei, Logic Folding peut raccourcir considérablement certains chemins logiques critiques. Parmi eux, le réseau d’horloges est l’une des principales cibles d’optimisation. Étant donné que les processeurs hautes performances modernes contiennent un grand nombre d'unités logiques, les signaux d'horloge doivent être propagés vers diverses zones de la puce via des arbres d'horloge complexes, et afin de garantir la qualité du signal, un grand nombre de tampons d'horloge doivent être déployés.
Les données de Huawei montrent qu'après la réorganisation des circuits associés via Logic Folding, le nombre de tampons d'horloge dans un module de traitement peut être réduit d'environ 43 600 à 19 000, soit une réduction de plus de 50 %.
Dans le même temps, la longueur du câblage de l'horloge concerné peut également être considérablement raccourcie. Selon les données publiées par Huawei, le chemin critique de certaines conceptions peut être raccourci jusqu'à 70 %, et le chemin global du signal peut être raccourci d'environ 20 % en moyenne.
Le principe derrière cela n'est pas compliqué. Plus les lignes de signal à l’intérieur de la puce sont longues, plus la résistance et la capacité parasites sont grandes, et plus il faut d’énergie pour piloter ces lignes. En raccourcissant la distance de propagation du signal, la charge capacitive créée par l'interconnexion peut être réduite, réduisant ainsi la consommation d'énergie dynamique.
Les réseaux d'horloge sont particulièrement adaptés à cette optimisation, car les signaux d'horloge doivent être propagés en continu dans toute la puce. Même si le processeur n'effectue pas beaucoup de calculs réels, l'arbre d'horloge peut quand même consommer une énergie considérable. Par conséquent, si le nombre de tampons d'horloge et les longueurs de câblage associées peuvent être réduits, il est possible d'obtenir certains gains de puissance sans modifier le processus de fabrication des transistors.
C'est également l'une des raisons importantes pour lesquelles Huawei pense que Logic Folding peut surmonter le goulot d'étranglement de mise à l'échelle des puces traditionnelles. Au lieu de s'appuyer uniquement sur une technologie de photolithographie avancée, la refonte de la structure interne de la puce peut théoriquement continuer à améliorer les performances et l'efficacité énergétique sur la base du processus de fabrication existant.
Mais le problème est que la puce n'a pas seulement une zone bidimensionnelle. Lorsqu'un grand nombre de circuits logiques haute puissance sont empilés verticalement, la densité de puissance par unité de volume de la puce augmente rapidement. Le principal chemin de dissipation thermique des puces bidimensionnelles traditionnelles consiste à conduire la chaleur de la surface de la puce de silicium vers le dissipateur thermique. Dans les puces tridimensionnelles, la couche logique interne est plus éloignée de la structure de dissipation thermique externe et la chaleur générée est plus difficile à dissiper. C’est également l’une des plus grandes préoccupations des experts en semi-conducteurs concernant Logic Folding.
Si deux ou plusieurs couches logiques haute puissance sont empilées ensemble, la chaleur générée par unité de volume peut encore augmenter de manière significative même si la consommation électrique totale de l'ensemble de la puce diminue. En particulier, si les modules à forte consommation d'énergie tels que les cœurs de processeur, les unités de calcul GPU et les NPU sont placés dans des positions qui se chevauchent, ils formeront des points chauds locaux très évidents.
Une fois que la température du point chaud est trop élevée, la puce doit réduire la tension de fonctionnement, réduire la fréquence ou même limiter activement les performances, sinon cela peut affecter la durée de vie du transistor et la fiabilité de la puce. Par conséquent, les gains de performances théoriques peuvent finalement être compensés par des limitations thermiques.
Huawei lui-même a admis que la dissipation thermique est l'un des principaux défis pour le développement ultérieur de Logic Folding. À mesure que le nombre de couches empilées augmente, la méthode de refroidissement passive traditionnelle qui repose sur des matériaux métalliques pour conduire la chaleur vers la surface de la puce deviendra de plus en plus difficile à répondre à la demande.
Huawei explore actuellement des solutions comprenant des couches de dissipation thermique en diamant et des canaux de refroidissement microliquides, dans l'espoir d'établir un chemin de conduction thermique plus efficace sur les surfaces supérieure et inférieure de la puce. Les plans de recherche pertinents envisagent même d'ajouter des canaux de refroidissement liquide à l'échelle micronique à l'intérieur de la puce ou dans la structure de l'emballage pour évacuer directement la chaleur générée à l'intérieur.
Mais cela introduit de nouvelles complexités de fabrication. L’empilement tridimensionnel ne consiste pas simplement à coller deux puces l’une au-dessus de l’autre. Atteindre une communication à haut débit entre différentes couches nécessite des structures d'interconnexion verticales à très haute densité, tout en résolvant des problèmes tels que la liaison des tranches, les contraintes thermiques, le rendement et les limitations de température pendant la fabrication.
De récents démontages de puces de nouvelle génération de Huawei ont confirmé que Logic Folding utilise effectivement deux couches de puces empilées verticalement reliées par une liaison hybride cuivre-cuivre. Il existe un grand nombre de canaux d'interconnexion verticaux dans la structure concernée, et les deux couches de puces portent conjointement le CPU, le GPU, le NPU et d'autres modules fonctionnels.
Cette structure peut raccourcir considérablement le chemin du signal, ce qui constitue également la base de Logic Folding pour réduire une certaine consommation d'énergie d'interconnexion. Mais « le chemin du signal est plus court » et « la puce dissipe la chaleur plus facilement » sont deux problèmes complètement différents.
En fait, c'est peut-être la contradiction à laquelle Logic Folding doit faire face le plus lorsqu'il est en concurrence avec les processus avancés traditionnels. L'utilisation de processus de photolithographie plus avancés pour rétrécir les transistors peut augmenter la densité des transistors tout en réduisant certaines capacités et tensions de fonctionnement, tandis que Logic Folding améliore davantage la densité grâce à un réarrangement spatial. Bien que cette dernière puisse contourner certaines limitations du procédé de photolithographie, elle concentrera également de plus en plus d’unités de chauffage dans un espace tridimensionnel limité.
C'est pourquoi certains experts du secteur estiment que Logic Folding ressemble actuellement davantage à une « voie technologique compensatoire » qu'à un remplacement complet des processus de photolithographie avancés.
Les données actuellement publiées par Huawei montrent que la nouvelle architecture peut réduire la consommation électrique de certains modules tout en augmentant la densité des transistors et la fréquence de fonctionnement. Cependant, pour savoir si ces avantages peuvent continuer à être maintenus avec des performances plus élevées, une plus grande échelle et davantage de couches d'empilage, il faut encore davantage de produits réels et des tests indépendants pour être vérifiés.
Il convient particulièrement de noter que des sociétés telles qu'Apple et Qualcomm n'adoptent actuellement pas exactement la même voie de conception que Logic Folding. Apple, Intel, Qualcomm et d'autres fabricants de puces avancés recherchent également activement le packaging 3D et l'empilement de puces, mais ils utilisent généralement des puces, un cache 3D et une liaison hybride pour placer différents modules fonctionnels sur des puces indépendantes, puis les combiner grâce à une technologie de packaging avancée.
Un avantage important de cette approche est qu'elle permet d'organiser de manière plus flexible la consommation d'énergie et la dissipation thermique au niveau des différentes couches de puce. Par exemple, la logique informatique haute puissance peut être placée dans un emplacement où il est plus facile de dissiper la chaleur, tandis que les modules basse consommation tels que le cache et les E/S peuvent être placés dans d'autres couches.
Huawei Logic Folding a encore modifié la disposition logique de la puce elle-même, élargissant davantage le circuit logique bidimensionnel traditionnel dans le sens vertical. Par conséquent, il peut obtenir une distance d’interconnexion interne plus courte, mais il supporte également une plus grande pression de gestion thermique.
Cependant, cela ne veut pas dire qu’Apple et Qualcomm ne sont pas intéressés par Logic Folding. Au contraire, alors que l’intégration 3D devient une orientation future importante de l’industrie des semi-conducteurs, les concepts de conception verticale logique, d’interconnexion ultra haute densité et de raccourcissement du trajet du signal impliqués dans Logic Folding ont en eux-mêmes une certaine valeur technique.
La vraie question est celle de l'économie et des avantages réels. Pour Apple et Qualcomm, qui sont capables d'utiliser les processus les plus avancés de TSMC, si des performances de transistor et une efficacité énergétique plus élevées peuvent être obtenues grâce à une lithographie avancée, alors la complexité de conception supplémentaire, les coûts de fabrication et les problèmes de dissipation thermique pour réaliser le pliage logique pourraient ne pas être assez attrayants.
Pour Huawei, limité par des équipements de lithographie avancés, la situation est complètement différente. L'amélioration de l'efficacité d'utilisation réelle des processus de fabrication existants grâce à l'innovation architecturale peut continuer à améliorer les performances des puces sans accès gratuit aux équipements EUV les plus avancés. Logic Folding a donc une valeur stratégique très claire.
Actuellement, Huawei a fait progresser Logic Folding depuis les documents et les démonstrations technologiques jusqu'au stade des puces commerciales, et la nouvelle génération de processeurs Kirin a adopté des technologies associées. Cela signifie que les prochaines années seront une période critique pour tester la véritable valeur de cette architecture.
Si Huawei parvient à résoudre des problèmes tels que la dissipation thermique, le rendement de fabrication et les outils EDA, et à étendre davantage le pliage logique à davantage de couches d'empilage tout en gardant la fiabilité et les coûts contrôlables, alors cette technologie pourrait véritablement devenir une voie importante de mise à l'échelle des puces au-delà de la loi de Moore traditionnelle.
Mais si la densité thermique augmente rapidement à mesure que le nombre de couches empilées augmente, obligeant finalement la puce à réduire la fréquence et la consommation d'énergie, alors les avantages théoriques obtenus par Logic Folding en augmentant la densité des transistors tridimensionnels peuvent être partiellement, voire significativement, compensés par des problèmes de dissipation thermique.
Par conséquent, l'évaluation la plus précise de Logic Folding à l'heure actuelle n'est pas qu'il a franchi des processus avancés, ni qu'il n'a aucune valeur pratique, mais qu'il représente une exploration architecturale très significative. Huawei a prouvé qu'en repensant la disposition spatiale interne de la puce, il pouvait raccourcir considérablement le chemin du signal et réduire certaines surcharges d'interconnexion ; ce qui déterminera réellement la limite supérieure de cette technologie est de savoir comment transformer ces avantages théoriques en améliorations durables des performances tout en résolvant les problèmes de dissipation thermique et de fabrication causés par l'empilement tridimensionnel.
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