Résumé :
IBM et Siemens ont annoncé des recherches conjointes pour faire progresser l'architecture de transistor NanoStack annoncée par IBM cette année, en se concentrant sur le développement d'outils et de processus requis pour la conception, la simulation et la fabrication de puces de nouvelle génération. IBM est responsable de la technologie des dispositifs semi-conducteurs et Siemens apportera des capacités en matière d'automatisation de la conception électronique, de simulation de processus, d'optimisation de lithographie et de logiciels de fabrication avancés. Les deux parties prévoient de construire des modèles virtuels plus sophistiqués pour simuler les performances, optimiser les conceptions et identifier les problèmes de traitement avant de fabriquer réellement les puces.
L'idée principale de NanoStack est de transformer les transistors traditionnellement disposés côte à côte en empilements verticaux et de disposer différentes couches de manière échelonnée, afin de briser la limitation liée à la réduction continue de la distance entre les transistors sur un plan bidimensionnel. IBM a déclaré que la nouvelle architecture peut utiliser différentes combinaisons de matériaux pour chaque couche afin d'optimiser respectivement les performances des transistors et la consommation d'énergie ; en empilant les transistors de type N et de type P les uns sur les autres, les concepteurs peuvent également choisir les matériaux et les méthodes de câblage de manière plus flexible. IBM le décrit comme la première conception de transistor tridimensionnelle basée sur des nanofeuilles connue de l'industrie.
En juin de cette année, IBM a annoncé les résultats de ses recherches sur la technologie 7 nanomètres (0,7 nanomètre), affirmant que près de 100 milliards de transistors peuvent être intégrés sur une puce de la taille d'un ongle, avec une densité environ deux fois supérieure à celle de sa puce de 2 nanomètres. Le « 0,7 nanomètre » fait référence au nom du nœud technologique et non à la taille réelle de chaque transistor de la puce. Les résultats publiés par IBM estiment que par rapport à son nœud de 2 nanomètres, la nouvelle technologie peut apporter une amélioration maximale des performances d'environ 50 %, ou réduire la consommation d'énergie d'environ 70 % lorsque les performances sont équivalentes ; d'autres études montrent que l'architecture NanoStack peut réduire la surface SRAM d'environ 40 %. Ces chiffres appartiennent aux calculs et aux prévisions d'IBM en matière de recherche technologique et ne représentent pas les performances réelles mesurées de produits fabriqués en série.
IBM a précédemment déclaré que l'équipe de recherche avait vérifié la faisabilité de la fabrication et du calcul réels de la structure NanoStack grâce à des expériences telles que la liaison diélectrique ultra-mince, l'ingénierie à double canal et les inverseurs CMOS à commutation normale. Cependant, passer des échantillons de laboratoire à la production de masse nécessite encore de résoudre des problèmes tels que la liaison et l'alignement des plaquettes, la dissipation thermique entre les couches, le micro-câblage, l'alimentation électrique arrière et l'inspection tridimensionnelle. IBM a déclaré qu'il pourrait passer au stade de la production dès les cinq prochaines années, mais cette annonce de coopération avec Siemens n'a pas annoncé de calendrier de développement spécifique, de montant d'investissement ou de clients commerciaux pour la production de masse.
L'objectif de cette coopération est d'établir une chaîne d'outils permettant de concevoir, de simuler et de fabriquer des transistors tridimensionnels complexes, plutôt que d'annoncer que de nouvelles puces ont été mises en production. IBM et Siemens espèrent collaborer pour optimiser la physique des appareils, les logiciels de conception de puces et les processus de fabrication afin de jeter les bases des générations futures de NanoStack et de recherche et développement technologique au-delà du nœud de 7 nanomètres.
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