Une grande quantité de données mesurées et de détails techniques semblent être la réponse de Huawei au récent bruit dans l'industrie. Le 25 mai de cette année, He Tingbo, directeur de Huawei Semiconductors, a publié pour la première fois une prépublication (version V1) de « Théorie de la minimisation du temps pour les systèmes électroniques multi-niveaux » sur ChinaXiv, une plateforme de pré-publication d'articles scientifiques de l'Académie chinoise des sciences, dans le but de trouver une nouvelle voie technologique pour l'évolution des semi-conducteurs dans l'ère post-Moore.

Différent du « retrait géométrique » qui a constamment diminué dans la taille géométrique des transistors au cours des dernières décennies, cette théorie propose de remplacer le « retrait géométrique » par le « retrait temporel (τ) » comme nouvel objectif pour l’évolution continue des systèmes électroniques. Grâce à des technologies telles que Logic Folding (repliement logique), Unified Bus (bus unifié) et l'interconnexion optique Hi-ONE, le temps de propagation du signal est continuellement compressé depuis les appareils, circuits et puces vers plusieurs niveaux du système pour obtenir des améliorations continues des performances, de l'efficacité énergétique et de l'intégration du système.

Le 3 juillet, He Tingbo a publié la version V2 sur ChinaXiv. Par rapport à la version V1, la théorie de base de la nouvelle version du document n'a pas changé, mais une grande quantité de données mesurées et de détails techniques ont été ajoutées, et la voie d'évolution du processeur Kirin et de la plate-forme Ascend AI au cours des prochaines années a été encore affinée.

Pour l’industrie mondiale des semi-conducteurs, qui touche aux limites physiques des processus avancés, il s’agit également de l’un des changements les plus remarquables de cette mise à jour du document.

Utilisez Qilin pour vérifier la loi τ

Par rapport à la V1, qui fournit plus de réponses à la question « Qu'est-ce que la loi τ ? », la version V2 utilise plus de données pour expliquer davantage comment cette théorie est mise en œuvre.

En prenant comme exemple le pliage logique tridimensionnel proposé au cœur de l'article, la V1 introduit principalement l'idée de base de l'utilisation de l'empilement tridimensionnel pour raccourcir les chemins critiques, réduire les retards RC et augmenter la fréquence et la densité des transistors, tandis que la V2 explique plus en détail les conditions d'ingénierie clés que cette technologie peut atteindre.


Le document ajoute le concept de « rapport d'engrenage » pour décrire la relation entre l'espacement de la liaison hybride et l'espacement du câblage de la couche métallique supérieure. L'article souligne que ce n'est que lorsque l'espacement des interconnexions verticales est suffisamment proche de l'espacement de la couche métallique supérieure (le rapport de transmission est inférieur à 3, idéalement proche de 1), que l'espace de conception peut être transformé de l'optimisation discrète traditionnelle au niveau des macroblocs (optimisation discrète) à l'optimisation continue au niveau de l'unité (optimisation continue).

Ce changement est crucial, car il permet aux outils EDA de traiter plusieurs couches actives comme un tout continu et d'effectuer une conception collaborative multicouche avec une granularité unitaire standard, au lieu d'être limités par l'approche extensive de superposition forcée par modules fonctionnels, libérant ainsi le véritable potentiel de l'empilement tridimensionnel. Le document souligne également que pour atteindre cet objectif, Huawei a déployé de nombreuses années d'efforts de développement de processus dans les domaines du collage hybride à pas ultra-fin, du retrait TSV et du contrôle de précision du laminage.

Dans la V1, Huawei a répertorié le plan de développement des futures générations de processeurs Kirin pilotés par repliement logique. Sur cette base, V2 a ajouté une courbe de projection de la densité des transistors et de la fréquence du processeur, intégrant la fréquence centrale des performances du processeur, la densité des transistors et l'évolution du repliement logique dans un cadre quantitatif plus complet. Du côté mobile, la V2 complète clairement le chemin d'évolution du TSV en descendant progressivement de la couche métallique supérieure à la couche M6 ​​(qui peut libérer plus de 30 % des ressources de câblage de haut niveau), et de deux couches à trois et quatre couches d'empilement de couches multi-actives. En termes de temps, le Huawei Ascend 990 introduira un pliage logique vers 2030.


Par rapport à la feuille de route elle-même, le changement le plus important vient de la grande quantité de données de vérification technique ajoutées au document. La version V2 ajoute une comparaison de mesures réelles entre Kirin 2026 et Kirin9030 Pro dans des conditions de performances égales, montrant les changements de tension, de consommation d'énergie et de densité de puissance des deux puces sous le même objectif de performances. Les données montrent que dans un environnement à 25°C et d'autres objectifs de performance, le Kirin 2026 peut réduire la tension d'alimentation de 1,1 V à 0,9 V, la consommation électrique normalisée chute à 0,59 (c'est-à-dire que la consommation électrique est réduite de 41 %) et la densité de puissance normalisée chute d'environ 5,6 %.

Du point de vue de l'industrie, alors que la V1 affiche principalement les résultats de performances, la V2 complète les contraintes d'ingénierie, les stratégies de gestion thermique et les méthodologies de conception derrière l'obtention de ces résultats, favorisant ainsi l'évolution progressive de la loi τ d'un cadre théorique vers un ensemble de méthodes de conception de puces pouvant être vérifiées en continu.

De la puce au cluster d'IA

Outre les terminaux mobiles, un autre changement notable dans la version V2 est une explication plus complète de la façon dont la loi τ s'étend d'une seule puce à l'ensemble du système informatique d'IA.

Huawei estime qu'à mesure que les grands modèles continuent d'évoluer, le goulot d'étranglement auquel sont confrontés les systèmes d'IA n'est plus seulement la puissance de calcul d'une seule puce, mais le déséquilibre progressif dans la vitesse de développement de plusieurs niveaux tels que le calcul, l'interconnexion, le stockage et l'alimentation électrique. Si l’infrastructure d’IA veut continuer à améliorer ses performances à l’avenir, elle doit continuer à compresser la constante de temps τ à partir du niveau du système, et ne pas se fier uniquement à l’évolution d’un seul nœud de processus.


Concernant le chemin de mise en œuvre spécifique, le document mis à jour développe davantage la division du travail et la collaboration des trois technologies Unified Bus, Hi-ONE et 3D Folding dans le système à travers plusieurs nouveaux diagrammes schématiques. Les trois technologies fonctionnent ensemble pour optimiser τ à différents niveaux, formant une conception collaborative au niveau du système à partir de puces, d'interconnexions et de clusters d'IA.

De plus, dans la version V1, Huawei a également clairement proposé une série de problèmes clés à résoudre, notamment une chaîne d'outils EDA adaptée à la division logique tridimensionnelle, la compensation des écarts de processus entre les tranches, les frais généraux d'interconnexion verticale, la consommation d'énergie du système et de nouvelles méthodes de test de référence. Dans le même temps, la stratégie de conception de détection thermique et les données mesurées de densité de puissance correspondantes sont complétées dans la V2.

Au moment de mettre sous presse, le document avait été cliqué plus de 260 000 fois sur la plateforme ChinaXiv et téléchargé plus de 50 000 fois.

Il convient de noter que Huawei n'a pas décrit τ Law comme une solution mature dans les deux versions du document, mais l'a positionné comme un système d'ingénierie qui continue d'évoluer et nécessite une collaboration tout au long de la chaîne industrielle.

He Tingbo a mentionné qu'il espère qu'au cours des six à dix prochaines années, les entreprises, les équipes de recherche scientifique et l'écologie industrielle ayant τ comme objectifs principaux de recherche et de développement domineront le modèle de développement de l'industrie informatique au cours des dix prochaines années.

« Le cadre de développement technologique pour les dix prochaines années est clair, mais il reste encore de nombreux problèmes non résolus qui ne peuvent être surmontés par une seule entreprise. Les chaînes d'outils, les normes industrielles, les références de performances, la physique des appareils, les modèles commerciaux et d'autres domaines nécessitent une création collaborative par l'ensemble du secteur. Dit-il Tingbo.