Résumé :
He Tingbo, président de l'unité commerciale des semi-conducteurs de Huawei, a récemment publié un article intitulé « La puce τ de Huawei était censée fondre ? » sur ChinaXiv, une plateforme de pré-publication d'articles scientifiques de l'Académie chinoise des sciences. Pour la première fois, il a utilisé des données réelles mesurées sur des puces produites en série pour répondre directement aux doutes de l'industrie selon lesquels l'empilement 3D générerait inévitablement de la chaleur.
Le document révèle que la densité des transistors de la puce Kirin 2026 utilisant la technologie Logic Folding est passée de 155 millions à 238 millions par millimètre carré, soit une augmentation de 55 %. Cette augmentation est équivalente aux résultats de la miniaturisation de l'artisanat traditionnel au cours des trois dernières années.
Avec les mêmes performances, la consommation électrique du NPU a chuté de 66 %, la consommation électrique du GPU a chuté de 58 % et la consommation électrique du cœur des performances du processeur a chuté de 41 %. Lorsque le NPU a maintenu la même puissance de calcul de 29 TOPS, la fréquence a chuté de 63 %, la tension est passée de 0,85 V à 0,55 V et la densité de puissance a chuté de 73 %.
He Tingbo a souligné que la majeure partie de la consommation d'énergie de la puce n'est pas consommée dans les calculs des transistors, mais dans la transmission de données via un câblage métallique. Le pliage logique empile les circuits planaires verticalement et remplace les longues traces horizontales par des interconnexions verticales très courtes. Les longueurs typiques des câbles centraux sont raccourcies d'environ 20 % et les chemins critiques sont raccourcis jusqu'à 70 %.
Le raccourcissement des traces réduit directement la capacité d'interconnexion et le circuit peut réduire davantage la tension de fonctionnement. La consommation d'énergie dynamique est proportionnelle au carré de la tension, ce qui entraîne des gains de consommation d'énergie plus importants. Le nombre de tampons d'horloge dans un module donné a été réduit de 43 600 à 19 000, soit une réduction de plus de moitié.
En termes de gestion thermique, Huawei adopte des stratégies de planification de zonage et d'aménagement tenant compte de la température. Il évite intentionnellement le repliement des circuits haute puissance pendant la phase de conception et empêche les sous-systèmes haute puissance d'être adjacents dans l'espace. Les modules qui génèrent le plus de chaleur sont placés là où le chemin de dissipation thermique est le plus dégagé.
Kirin 2026 est le premier SoC mobile à adopter le pliage logique. Grâce à un pas de liaison hybride de 1,5 microns, 50 millions d'interconnexions verticales sont réalisées. Huawei souligne que ces différences de performances proviennent entièrement de changements architecturaux et n'utilisent pas de nouveaux procédés de photolithographie.
Cependant, le repliement logique ne fonctionne pas de manière cohérente sur tous les modules et les avantages des différentes unités de calcul varient considérablement.
La consommation électrique totale du module DSP a chuté de 25 %, mais comme la surface de la puce a été simultanément réduite de 40 %, la densité de puissance a augmenté de 24 %. Kirin 2027 a résolu ce problème. Cependant, les avantages du cœur de performance du processeur sont relativement limités en raison des caractéristiques de calcul série, et la consommation d'énergie est réduite de 41 %.
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