Selon des personnes proches du dossier, TSMC développe une technologie de pointe d'emballage de puces appelée CoPoS, qui signifie « Chip-on-Panel-on-Structure ». Cette technologie introduit du verre pendant le processus d'emballage, qui est utilisé à la fois comme support temporaire et devient finalement une partie du substrat, formant une structure à trois couches semblable à un « sandwich ».
Les rapports indiquent que TSMC prévoit de produire en masse des puces de processus CoPoS dès la fin de 2028. Avec cette nouvelle solution d'emballage, le coût de fabrication des puces associées devrait être réduit et les performances seront également améliorées.
En termes de mise en œuvre d’applications, la puce Feynman AI de Nvidia devrait être le premier produit à adopter le packaging CoPoS. Le principal marché cible de la technologie d'emballage de nouvelle génération est celui des puces d'intelligence artificielle et de calcul haute performance (HPC). Elle est donc considérée comme l'un des supports de base importants pour les futures plates-formes à haute puissance de calcul.
Les analystes du secteur estiment que si CoPoS s'avère finalement perturbateur, il consolidera davantage la position de leader de TSMC dans les domaines mondiaux de la fonderie et de l'emballage avancé. Cela obligera également les concurrents à accélérer l'introduction de solutions technologiques alternatives correspondantes pour faire face à la pression de TSMC dans la double dimension du coût et des performances.